1. 项目概述当高速视频遇上远程供电在工业相机、医疗内窥镜或者机器人视觉系统的开发中我们常常面临一个经典难题如何给远端的图像传感器模块既提供稳定的电源又传输高速的视频数据传统的方案是拉两根线——一根电源线一根数据线。这不仅增加了系统的复杂性和成本在空间受限或需要灵活移动的场景下更是麻烦。而同轴电缆供电技术恰恰是解决这个痛点的“优雅一刀”。简单来说PoC就是让电源和高速数据“共用”一根同轴电缆。听起来有点不可思议毕竟电源是直流低频而像V3Link这样的高速串行接口数据速率动辄数Gbps。其核心原理就是在电缆的两端巧妙地加入一个无源滤波网络。这个网络对直流和低频电源呈现低阻抗让电流顺畅通过而对高频数据信号则呈现高阻抗通常要求≥1 kΩ从而将电源电路对高速通道的“加载效应”隔离掉保证信号完整性。我最近在基于德州仪器的TDES954这款V3Link解串器芯片设计一个多相机系统时就深度实践了PoC供电与CSI-2接口的协同设计。TDES954作为一款高性能的传感器集线器支持两路V3Link输入并能将数据聚合或复制输出到CSI-2接口非常适合需要多路视频采集的应用。整个设计过程从PoC网络的元件选型计算到PCB上毫米级的布局走线再到CSI-2差分对的阻抗控制每一步都充满了“细节决定成败”的挑战。这篇文章我就把自己从原理理解、方案设计到实操踩坑的全过程记录下来希望能为正在或即将涉足高速SerDes与PoC设计的工程师们提供一份接地气的参考指南。2. PoC供电网络原理、设计与选型实战2.1 PoC系统工作原理深度拆解要设计好PoC不能只照搬参考电路必须理解其背后的“隔离”逻辑。我们可以把同轴电缆想象成一条高速公路直流电源是缓慢行驶的重型卡车而GHz级的高速数据则是风驰电掣的跑车。PoC网络的作用就是在高速公路的入口和出口处建立一套智能交通系统让卡车和跑车各行其道互不干扰。这个智能系统的关键在于构建一个带阻滤波器。参考TDES954数据手册中的系统框图PoC网络通常由电感、电容和铁氧体磁珠构成。电感对直流短路对高频开路电容则相反。铁氧体磁珠则在特定频率以上呈现高阻抗。将它们组合起来目标是在一个特定的频带内实现高阻抗。这个频带的下限是双向控制通道频率的一半½ fBCC上限是前向高速通道的频率fFC。例如对于一个4G V3Link系统前向通道4.16 Gbps双向通道50 MbpsPoC网络需要在约25 MHz到2.1 GHz的频段内保持高阻抗。为什么是这个范围低于½ fBCC的频率主要是电源和低速控制信号我们希望它们能无阻碍地通过。而高于fFC的频率虽然信号本身能量不大但高阻抗也能抑制谐波噪声。最关键的是在这个核心高速数据频段内PoC网络的高阻抗特性确保了从Serializer串行器到Deserializer解串器的整个通道其插入损耗和回波损耗能满足严格的通道规范。任何阻抗不匹配都会导致信号反射轻则眼图闭合、误码率升高重则根本无法建立稳定链接。注意PoC网络的设计目标不是“完美”而是“足够好”。它需要在提供足够电流能力、承受足够电压的同时满足通道的S参数散射参数指标。因此元件的寄生参数如电感的等效串联电阻ESR、电容的等效串联电感ESL变得至关重要它们直接影响了网络在高频下的实际阻抗。2.2 4G与2G V3Link的PoC网络设计差异根据数据速率的不同V3Link分为4G和2G等模式其PoC网络设计也有显著区别。TDES954数据手册中给出了两种典型电路这是我们的设计起点但绝不能生搬硬套。对于4G V3Link系统如搭配TSER953串行器 其典型电路使用一个10µH功率电感L1作为主储能和滤波元件。这里的选择非常讲究饱和电流Isat必须大于系统最大工作电流并留有充足余量建议30%以上直流电阻DCR要尽可能小以减少压降和发热。手册推荐了如Murata LQH3NPN100MJR530mA饱和电流0.288Ω DCR等型号。同时会在高速信号路径上串联三个铁氧体磁珠FB1-FB3如BLM18HE152SN1其在1GHz时阻抗高达1.5kΩ能有效阻隔高频噪声窜入电源路径。AC耦合电容CAC1 CAC2的典型值分别为33-100nF和15-47nF它们与电缆的特性阻抗共同构成了高速信号的交流通路。对于2G V3Link或DVP兼容模式 由于双向通道速率较低如5Mbps其½ fBCC仅为2.5MHz因此需要更大的电感值如100µH来在更低频率下提供高阻抗。同时其网络结构可能更复杂例如会增加一个次级电感L2 4.7µH和额外的电阻电容来优化滤波特性。AC耦合电容值也通常更大100nF/47nF以减少低频衰减确保低速控制信号的完整性。选型核心计算与考量电感饱和电流计算这是硬件选型的首要安全关卡。假设远端传感器模块最大工作电流为300mA电缆电阻和连接器接触电阻等导致的压降为0.5V电源电压为12V。那么到达PoC网络输入端的电压约为11.5V。电感需要在此电流下不饱和。应选择饱和电流标称值至少为450mA以上的型号并优先选择DCR小的以减小损耗。铁氧体磁珠的直流电阻磁珠的DCR会直接造成压降。例如如果三个磁珠串联每个DCR为0.1Ω在300mA电流下就会产生90mV的压降。必须将其纳入整个供电链路的压降预算中。电容的电压与材质AC耦合电容和电源滤波电容的耐压值必须至少是工作电压的2倍。对于靠近芯片的退耦电容必须使用X7R、X5R这类温度稳定性好的II类陶瓷介质严禁使用Y5V等容量随温度、电压变化剧烈的材质。2.3 布局与走线的“黄金法则”PoC网络的性能一半靠选型一半靠布局。糟糕的布局可以轻易毁掉一个理论上完美的设计。最小化高速路径上的“桩线”这是最重要的一条规则。数据手册中明确要求应将尺寸最小的元件通常是铁氧体磁珠或片式电感尽可能靠近连接器放置。并且高速信号线RIN必须直接穿过元件的焊盘而不是从焊盘旁边引出一小段“桩线”再连接。任何多余的桩线都会成为信号反射源严重劣化信号质量。在PCB设计时应直接将连接器焊盘与磁珠的一个焊盘重合布线。焊盘下的“隔离岛”在多层板中需要在磁珠或电感焊盘正下方的所有接地层和电源层上创建抗焊盘。这是因为大面积铜皮会引入额外的寄生电容降低该节点在高频下的阻抗破坏PoC网络的隔离效果。这个抗焊盘区域应略大于元件焊盘但要注意保持高速信号线下方参考地的完整性。阻抗控制走线从TDES954的RIN引脚到AC耦合电容之间应使用100Ω差分耦合线。从AC耦合电容到连接器之间则需切换为50Ω单端走线因为同轴电缆是单端50Ω传输线。这个阻抗转换点就在电容处。必须使用PCB叠层计算工具如SI9000精确计算线宽和间距并将阻抗公差控制在±10%以内。连接器与过孔优化如果使用同轴连接器如FAKRA务必向连接器厂家索取优化的封装焊盘设计。如果连接器是通孔安装的而芯片在另一面尽量将高速走线布设在连接器安装面的对面层以最小化过孔残桩的影响。3. 电源设计与系统上电时序稳定性的基石3.1 多路电源与去耦网络TDES954具有多组电源引脚包括VDD181.8V模拟/数字、VDDIO1.8V或3.3V I/O以及VDD111.1V核心。这种分离设计旨在隔离不同电路模块如PLL、高速驱动器、数字逻辑之间的噪声干扰。去耦电容的布置是一门艺术紧邻引脚每个电源引脚都必须有一个0.1µF或0.01µF的陶瓷电容0402或0603封装尽可能靠近放置最好在1mm以内。这个电容用于滤除芯片内部晶体管开关产生的高频噪声数十到数百MHz。储能与中频去耦在电源入口处或一组电源引脚附近需要布置1µF和10µF的电容。1µF电容应对的是中频噪声而10µF或更大的钽电容/陶瓷电容则提供局部的“能量水库”应对瞬时的大电流需求。铁氧体磁珠滤波对于噪声特别敏感的电源轨如VDD18_FPDFPD-Link电源可以在路径上串联一个铁氧体磁珠如DCR ≤ 25mΩ 100MHz时阻抗120Ω再配合前后的电容形成一个π型滤波器进一步净化电源。过孔策略连接电源引脚和电容时应使用多个过孔并联到电源平面和地平面。这能显著降低过孔自身的寄生电感确保高频下电源路径的阻抗仍然足够低。3.2 严格的上电与复位时序电源不仅要干净上电的先后顺序也绝不能错。TDES954数据手册提供了两种时序图分别对应使用内部1.1V LDOVDD_SEL低和外部1.1V电源VDD_SEL高的情况。以使用内部LDO为例图9-1T0时刻VDD181.8V电源必须先建立。其上升时间建议在0.05ms以内要求快速而稳定。T1时刻VDDIO1.8V/3.3V I/O电源可以开始建立。注意VDDIO可以在VDD18之前、之后或同时上电但必须在PDB拉高前稳定。T4时刻在所有电源VDD18 VDDIO都稳定之后才能将PDBPower-Down Bar 低电平有效复位引脚从低电平拉高。T5与T6可选PDB拉高后至少保持1ms高电平然后可以再主动拉低至少2ms进行一次硬复位。这个步骤不是必须的但有助于在复杂系统中确保芯片从绝对确定的状态启动。T7时刻从PDB最终拉高开始需要等待约2ms芯片的内部逻辑才准备就绪此时I2C通信接口才会响应IDX和MODE引脚的状态才能被正确读取。实操心得PDB引脚的处理PDB内部有50kΩ下拉电阻。最简单的做法是将其连接到处理器的GPIO由软件控制时序。如果希望硬件自动控制可以在PDB到VDD18之间连接一个10kΩ上拉电阻并并联一个10µF的电容到地利用RC充电延迟来实现PDB的自动延迟上拉。但特别注意当使用外部1.1V电源VDD_SEL高时不推荐使用这种RC延迟电路因为它可能与外部1.1V电源的上电时序冲突。电源监控在复杂系统中建议使用电源管理芯片PMIC或带有使能序控的DC-DC芯片来严格生成这几路电源比单纯依靠多个LDO上电的天然延迟要可靠得多。4. CSI-2接口配置与信号完整性设计4.1 CSI-2输出接口与寄存器配置TDES954将解串后的视频数据通过MIPI CSI-2接口输出给后端的处理器或ISP。CSI-2的物理层采用差分信号LP模式为单端其时序非常关键。数据手册中的图8-8至图8-11展示了关键的时序波形SoT传输开始序列、HS高速数据传输和EoT传输结束序列。为了优化CSI-2输出与不同接收端的兼容性TDES954提供了一系列可配置的时序参数寄存器这正是输入资料中提到的CSI0_THS_PREP、CSI0_THS_ZERO等寄存器的作用。这些寄存器通常位于间接地址页面0x00。CSI0_THS_PREP(寄存器地址 0x44)用于调整HS传输开始前的准备时间。Bit 7是覆盖使能位。通常我们可以让芯片自动确定该值Bit 70此时Bits 6:0是只读的反映当前值。如果接收端需要更长的准备时间可以将Bit 7置1然后在Bits 6:0写入一个自定义值。CSI0_THS_ZERO(寄存器地址 0x45)调整HS时钟开始后到HS-0数据通道进入HS模式之间的时间。CSI0_THS_TRAIL(寄存器地址 0x46)调整HS数据传输结束到LP-11状态之间的时间。CSI0_THS_EXIT(寄存器地址 0x47)调整从HS模式退出到进入LP-11状态的时间。CSI0_TPLX(寄存器地址 0x48)调整LP到HS转换期间时钟通道先于数据通道进入HS模式的时间。配置策略 在绝大多数情况下建议保持自动模式所有寄存器的Bit 7 0。芯片内部的自动校准电路会根据工作频率和负载动态优化这些参数性能最佳。只有当遇到特定的接收端芯片其CSI-2 Rx的时序要求非常苛刻且与TDES954的自动计算值不匹配导致通信失败时才需要手动覆盖。手动配置时需要借助示波器测量CSI-2的HS波形并参照MIPI CSI-2协议规范中的时序要求进行微调。这是一个非常细致的工作。4.2 PCB布局差分对的“军规”CSI-2信号的PCB布局是保证最终视频质量物理层基础其要求比普通的数字信号严格得多。阻抗与叠层CSI-2差分对应严格按100Ω差分阻抗±10%进行设计。这需要在PCB设计之初就确定好叠层方案。通常使用带状线结构将差分对布放在内层上下都有完整的地平面作为参考。这样能提供最好的屏蔽和稳定的阻抗。等长匹配这是差分信号设计的核心。不仅要求同一对内的P线和N线等长通常误差控制在5 mils以内对于多组数据线如CSI0_D0 CSI0_D1 CSI0_D2 CSI0_D3之间也需要进行等长匹配以减少数据间的skew。等长补偿应通过蛇形线在靠近失配源的地方进行避免在整条走线上均匀地绕线。间距规则对内间距保持恒定以确保差分阻抗一致。对间间距至少是线宽的5倍例如如果线宽5mil间距至少25mil以最小化对间串扰。与其他信号间距务必远离其他高速信号如时钟、V3Link输入线、电源和模拟信号。过孔与换层尽量减少过孔数量建议每条CSI-2走线的过孔不超过2个。每个过孔都是阻抗不连续点会产生反射。如果必须换层应在过孔旁边放置接地过孔为返回电流提供最短路径。弯曲走线尽量避免直角转弯。如果必须转弯使用135度角或圆弧拐角。并且在一对差分线中P线和N线的转弯次数和方向应尽量对称以抵消因转弯引起的相位偏差。绝对禁止切勿将差分对跨越地平面或电源平面的分割缝隙。这会导致返回电流路径被强行改变产生巨大的电磁辐射和信号完整性问题。5. 系统集成、调试与故障排查实录5.1 典型系统连接模式TDES954的灵活性在于其多端口输入和可配置的输出映射。数据手册中的图8-12至8-15展示了多种典型应用拓扑理解这些有助于我们规划系统架构。双传感器聚合模式图8-12两路TSER953传感器数据每路最高3.2 Gbps通过两个V3Link端口输入在TDES954内部聚合后通过一个4 Lane的CSI-2端口输出给主机。这是最高带宽的用法适合高分辨率双摄系统。单传感器直通模式图8-13仅使用一个V3Link端口输入传感器数据直接通过CSI-2输出。这是最基础的用法。单传感器复制模式图8-14一路V3Link输入的数据被复制到两个独立的2-Lane CSI-2端口输出。这适用于需要将同一路视频送给两个不同处理器处理的场景。混合模式图8-15一路连接TSER953同步模式另一路连接DVP模式的串行器数据聚合后输出。这为升级现有DVP系统提供了平滑过渡路径。配置方法这些模式的切换主要通过MODE和IDX引脚的上拉/下拉电阻组合以及上电后的I2C寄存器配置来实现。务必参考数据手册中的“Pin Functions”和“Register Map”章节进行正确设置。5.2 上电调试流程与常见问题当你第一次给设计好的板卡上电时可以遵循以下步骤进行调试静态检查上电前用万用表测量各电源对地阻值排除短路。确认所有电源引脚电压正确PDB引脚为低电平。上电与复位按照时序要求依次施加VDD18、VDDIO。用示波器监控PDB引脚确保其在所有电源稳定后延时约1-10ms被拉高。时钟检查使用示波器测量XIN/REFCLK引脚确认有23-26MHz精度100ppm的时钟输入且幅度稳定。链路锁定观察LOCK指示引脚如果连接到LED或测试点。正常情况下在PDB有效后几百毫秒内LOCK引脚应变为高电平表明V3Link链路已建立。如果LOCK一直为低进入排查流程。I2C通信尝试通过I2C读取TDES954的器件ID通常为0x40或类似值。如果读不到检查I2C上拉电阻、SCL/SDA走线、以及主控端的配置。CSI-2输出检查如果以上都正常用高速示波器1GHz带宽或协议分析仪探测CSI-2的时钟和数据线。应该能看到规律的HS Burst信号。此时可以连接后端处理器尝试接收图像。5.3 常见故障排查速查表以下是我在多次调试中总结的典型问题及解决方法现象可能原因排查步骤与解决方法无电源或电源异常电源电路短路、开路LDO/DC-DC未使能滤波磁珠DCR过大导致压降。1. 测量各电源点电压是否达到标称值。2. 检查电源芯片使能信号。3. 测量PoC网络输入端和输出端电压计算磁珠和线缆压降。LOCK引脚始终为低1. V3Link输入无信号或信号太差。2. PoC网络设计不当导致高速信号严重衰减。3. AC耦合电容值错误或未焊接。4. 参考时钟缺失或不稳定。5. MODE/IDX配置错误芯片处于非预期模式。1. 用示波器检查Serializer端有输出且幅度正常差分摆幅约800mV。2. 检查PoC网络元件值、焊接用网络分析仪测量S21插损是否在频带内满足要求。3. 确认AC耦合电容已焊接且容值符合当前模式同步/非同步。4. 检查REFCLK时钟源。5. 核对MODE/IDX引脚的上拉/下拉电阻配置。I2C通信失败1. I2C地址错误。2. SCL/SDA线被意外拉低。3. VDDIO电压与主控不匹配一方1.8V一方3.3V。4. 上电时序未完成芯片未就绪。1. 用示波器抓取I2C波形看是否有ACK。2. 检查是否有其他器件共用总线并冲突。3. 确认VDDIO电平必要时使用电平转换器。4. 确保PDB拉高后等待足够时间2ms再进行I2C访问。CSI-2无输出或输出不稳定1. 后端CSI-2 Rx未准备好或配置错误。2. CSI-2走线阻抗严重不匹配或过长。3. 芯片CSI-2输出未使能相关寄存器未配置。4. 电源噪声过大影响HS驱动器。1. 确认处理器端CSI-2控制器已初始化并处于接收状态。2. 检查PCB走线重点查看差分对是否等长、有无跨分割。3. 通过I2C检查并配置CSI-2输出使能寄存器。4. 用示波器检查VDD18_CSI等电源轨的噪声确保在10mVp-p以内加强去耦。图像出现间歇性花屏或丢帧1. 电源完整性差存在较大纹波。2. 参考时钟抖动过大。3. V3Link链路处于临界锁定状态受干扰易失锁。4. 散热不良芯片高温工作不稳定。1. 用示波器带宽限制功能20MHz观察各核心电源的噪声。2. 测量REFCLK时钟的抖动周期抖动周期周期抖动。3. 尝试降低V3Link数据速率看问题是否消失。检查连接器接触是否良好。4. 触摸芯片温度检查散热设计。一个真实的坑在一次设计中LOCK信号时有时无。用示波器检查V3Link输入信号眼图勉强可以。后来用频谱分析仪扫描PoC网络输入端发现在几百MHz处有一个明显的噪声尖峰。最终定位到是给传感器供电的DC-DC开关电源的开关噪声通过共地耦合到了高速线上。解决方法是在该DC-DC的输出端增加了一个LC滤波器并优化了其接地路径。这个经历让我深刻体会到在高速混合信号系统中电源噪声是万恶之源必须从一开始就给予最高级别的重视。6. PCB布局检查清单与生产注意事项在完成原理图和PCB布局后发送制板前请务必对照此清单进行最终审查全局检查[ ] 是否采用至少4层板推荐Top-信号 L2-地 L3-电源 Bottom-信号确保关键高速层相邻完整地平面。[ ] 芯片的散热焊盘是否通过多个过孔建议9个或以上矩阵排列良好连接到地层[ ] 所有电源入口处是否有足够容值的储能电容如47µF或100µFPoC网络与V3Link输入部分[ ] 铁氧体磁珠FB1等是否紧贴同轴连接器放置高速线是否直接穿过其焊盘无任何桩线[ ] 磁珠/电感焊盘下方的所有内层是否已添加抗焊盘除高速线正下方的参考地外[ ] RIN从AC耦合电容到连接器的走线是否计算并确认了50Ω单端阻抗线宽是否符合要求[ ] RIN-是否也大致布放了等长的走线单端模式下并与RIN保持一定间距[ ] AC耦合电容CAC1 CAC2是否使用0402或更小封装并紧靠芯片RIN引脚放置电源去耦部分[ ] 每个电源引脚VDD18_ VDD11_ VDDIO附近1mm内是否有0.1µF或0.01µF的0402电容[ ] 每组电源区域附近是否有1µF和10µF的退耦电容[ ] 电源过孔是否使用了双过孔甚至多过孔连接到平面以降低电感CSI-2输出部分[ ] 所有CSI-2差分对是否按照100Ω差分阻抗设计是否已使用阻抗计算工具验证线宽、间距和叠层[ ] 差分对内部P与N长度差是否 5 mils不同数据对之间的长度是否也做了匹配[ ] 差分对与其他高速信号、电源的间距是否 5倍线宽[ ] 是否绝对避免了差分对跨越电源或地平面的分割[ ] 转弯是否使用135度角或圆弧P线和N线的转弯是否对称生产与焊接后检查[ ]首件检查拿到PCBA后首先在显微镜下检查所有0402/0603封装的PoC电感和磁珠、AC耦合电容是否存在立碑、虚焊或桥接。这些微小元件的焊接质量对高频性能影响巨大。[ ]电源短路测试在上电前务必再次测量所有电源网络对地电阻排除生产造成的短路。[ ]X光检查对于有BGA封装的TDES954建议进行X光检查确认底部焊球焊接饱满无空洞或桥接。设计这类高速混合信号系统就像在平衡木上雕刻。你需要同时权衡电源完整性、信号完整性、热管理和EMC。每一次成功的点亮和稳定的运行都是对这些细致工作的最好回报。希望这份融合了数据手册精华和个人实践经验的指南能帮你避开我曾经踩过的那些坑更顺畅地完成你的TDES954 V3Link系统设计。记住理论计算是蓝图而谨慎的布局、严格的检查和耐心的调试才是将蓝图变为可靠产品的关键。
