做过多路电源轨的人应该都有体会板子上最头疼的往往不是那颗主控芯片而是它身边那一排排供电电路。FPGA的内核电压、DDR的端接电压、SerDes的模拟电源每一路都得单独伺候。最近我在折腾一块新板卡核心逻辑器件需要的电压从5V一路降到0.8V电流需求还各不相同这块板子的电源架构让我重新把同步降压稳压器Synchronous Buck Regulator在POL转换Point-of-Load Conversion里的价值捋了一遍。借着这次设计我把选型、外围计算、布局到实测调试的完整链路整理出来希望能给正在做类似电源方案的朋友一些参考。1. 为什么POL转换绕不开同步整流降压结构1.1 从分布式供电到负载点转换的必然先聊聊POL转换是什么。在以前的板卡上电源设计喜欢用一级转换搞定所有电压比如直接从12V拉到3.3V再靠线性稳压器LDO分出其他电压。这种做法的弊端在电流增大后非常明显LDO的本质是消耗掉多余的能量来降压12V降到3.3V、输出1A的时候LDO上要承担接近9W的热量这在小尺寸板卡上完全不可接受。POL转换的思路则是把电源转换功能下放到靠近负载的位置母线先提供一个中间电压比如12V或者5V然后每一路负载旁边放一个专用的DC-DC降压转换器。这样做的好处是走线损耗低、负载调整率好每路电压可以独立调节和开关时序控制也灵活得多。而要实现这个思路降压转换器本身必须足够高效尤其在低压大电流的输出条件下同步整流结构几乎是唯一的选择。1.2 异步整流到同步整流的跨越有多重要异步降压结构里续流管通常用一个肖特基二极管。肖特基二极管正向压降一般在0.3V到0.5V之间如果是5V输入、1.2V输出、10A电流的场景续流电流越大二极管上的损耗就越大。直接算一下假设续流占空比约75%那么续流期间二极管上平均压降0.4V乘以7.5A均流损耗就是3W。这3W效率损失对应到输出12W的系统里直接吃掉超过20%的效率。同步整流的核心改动在于把二极管换成一个MOSFET这个MOSFET在续流阶段被恰好打开电流走的是沟道电阻而不是PN结。以一个典型Rds(on)为10mΩ的同步管算同样7.5A续流电流下导通损耗只有0.56W。这一下就把损耗缩小了五倍多。更重要的是现在很多新型同步降压稳压器把同步管和上管集成在同一颗封装里配合内部驱动器死区时间控制得很精准还能避免两个管子同时导通造成的直通问题。从效率、散热、占板面积三个维度看同步整流都是POL转换的最佳方案。2. 新型同步降压稳压器的关键指标怎么读才不踩坑2.1 输入输出范围与占空比的实际边界拿到一颗新的同步降压稳压器规格书我一般先看输入电压范围和最低输出电压。注意这里有个容易被忽略的坑器件的最高输入电压和最低输出电压之间决定了一个东西——最小可控占空比。降压电路公式是VoutVin×D如果输入12V、输出0.8V理论占空比只有6.7%。如果控制器的minimum controllable duty不够小实际输出就会比目标值偏高或者需要靠强制跳脉冲来维持这会产生很大的输出纹波。有的新型器件专门做了高边MOSFET的最小导通时间minimum on-time优化能做到几十纳秒级别这样才能保证高输入、低输出的场景下稳定工作。选型的时候不要只看规格书首页的输入范围4.5V-17V就以为万事大吉得翻到电气特性表里看最小导通时间参数再结合你的输入输出比大概算一下确认是否在安全区间。2.2 电流能力与热性能的匹配输出电流参数是选型的重心但多路输出场景里标称的10A和实际可用的10A是两回事。得看封装的热阻θJA或者θJC以及电流在不同条件下的降额曲线。比如一颗6A的稳压器在24×24mm的评估板上可能真能满输出但塞进一个布局紧凑的实际产品里周围还有DDR、FPGA等发热源散热条件远不如评估板6A可能得降到4A用。我在做上一块板子的时候就吃过这个亏选了一颗看似余量很大的8A器件结果由于PCB铺铜面积小、散热孔不够满载工作十几分钟后器件表面温度直接冲到110℃随后触发了热关断。后来换了一颗相同电流等级但封装更大、引脚带外露散热焊盘的型号问题才解决。所以选型时一定对照自己的布局空间和散热条件做热评估而不是单纯看电流档位。2.3 开关频率与效率曲线的关系开关频率决定了电感选型和瞬态响应速度。新型稳压器通常支持200kHz到2MHz以上的可编程频率甚至有些支持频率同步功能可以和外部的时钟源锁定方便对噪声敏感的系统归类干扰。但频率不是越高越好频率翻倍开关损耗几乎翻倍尤其在轻载时开关损耗占比明显上升效率就会掉下来。好在现在很多同步降压稳压器加入了轻载模式PFM或burst mode轻载时会自动降低有效开关频率从而提升轻载效率。对电池供电的设备来说这个参数比满载效率还要关键因为大部分时间设备可能都停留在待机状态静态电流Iq的等级直接决定了待机能耗。3. 从规格书到PCB外围元件选型的底层逻辑3.1 电感选型感值、饱和电流与DCR的平衡电感是同步降压稳压器里最关键的外围元件。感值的大小直接决定纹波电流的大小。计算公式是L(Vin-Vout)×D/(f×ΔI_L)其中ΔI_L是电感纹波电流一般取满载电流的20%到40%。假设5V转1.2V、开关频率1MHz、输出8A取30%纹波即ΔI_L2.4A那么L((5-1.2)×0.24)/(1MHz×2.4A)≈380nH实际可以取330nH或470nH看选型库里的标准值。这里要特别提醒电感的饱和电流Isat一定要高于峰值电流。峰值电流等于输出电流加上一半纹波电流也就是在这个例子里8A1.2A9.2A。千万别用额定直流电流来算很多电感标称的额定电流是温升40℃下的值但饱和电流可能和额定电流差不少。如果电感在峰值电流下饱和了感值骤减纹波电流会急剧增大效率变差还是小事严重的话会引起电流失控、输出过冲甚至器件损坏。DCR直流电阻同样重要。DCR直接造成导通损耗一个DCR20mΩ的电感在8A输出下就有1.28W损耗这个数值已经和同步管MOSFET的损耗处于同一量级了。选型的时候我习惯做一个简单的效率估算把DCR损耗、管子损耗、电感磁芯损耗加总看看总效率是否能达到目标。如果80%的效率都不到那设计肯定有问题。3.2 输入与输出电容的选择逻辑输入电容的作用是吸收开关节点产生的高频脉冲电流降低输入电压纹波。这里有一个关键参数叫RMS纹波电流。对于降压变换器输入电容的RMS电流约等于Iout×sqrt(D(1-D))。当占空比为50%时这个值最大等于负载电流的一半。8A输出、D0.24时RMS纹波电流大约是8×sqrt(0.24×0.76)≈3.4A。这就意味着必须选足够数量的陶瓷电容并联才能扛住这么大的纹波电流。我一般会选用X5R或X7R材质的MLCC耐压降额到额定电压的60%-70%使用因为陶瓷电容在直流偏压下电容值会衰减X5R在加了50%额定电压后可能只剩标称值的60%左右。输出电容主要影响瞬态响应和输出纹波。同步降压稳压器的环路带宽通常设置在开关频率的1/10到1/5之间输出电容需要提供足够的电荷来应对负载瞬变。快速估算输出电容值可以用公式Cout≥ΔI_load/(8×f×ΔVout)其中ΔVout是允许的输出电压跌落。如果要求10A瞬变时跌落不超过50mV1MHz开关频率下Cout≥10/(8×1MHz×50mV)25μF。考虑到陶瓷电容的直流偏压降额实际选型时至少得翻倍我用四颗22μF并联比较稳。3.3 PCB布局的先后顺序布局是同步降压稳压器设计里最容易被低估的环节。我的经验是功率回路必须短和粗。功率回路指的是输入电容、上管、电感、下管、输入电容形成的环路这个环路的面积越小寄生电感越低开关节点的振铃就越小。实测中发现功率回路面积差一倍开关节点振铃幅度可以差出5V以上这对EMI和管子应力都是灾难。具体布局步骤上我习惯先放输入电容再放IC然后放电感最后是输出电容。输入电容必须紧贴IC的VIN和GND引脚最好用多个容值组合比如22μF0.1μF来兼顾低频储能和高频去耦。反馈采样线要从输出电容的正极单独走线尽量不要靠近电感或开关节点避免被磁场和电场耦合干扰。反馈电阻的接地点也建议单独走一小段线回到IC的GND引脚不要混到功率地回路里。4. 实测案例从波形看环路稳定与布局问题4.1 空载到满载的瞬态响应怎么看调试电源时我最先做的一件事就是拿电子负载打一个上升沿比较陡的负载阶跃观察输出电压的跌落和恢复过程。以我最近调的这颗稳压器为例设定是1.2V输出负载从1A跳到8A。示波器上看到的典型情况是输出电压首先跌落一段然后出现一个过冲再逐步回到稳态。跌落量主要受环路带宽和输出电容大小影响过冲大小则与控制环路相位裕度有关。理想的响应是快速回到稳态且几乎没有振荡。如果输出电压在恢复过程中出现了明显的振铃甚至持续多个周期才稳定那说明环路的相位裕度不足。有的新型同步降压稳压器集成内部补偿网络它们把输出电容的ESR范围限定得很严比如ESR要从10mΩ到40mΩ之间这时选外置电容得特别注意不能选ESR太低的否则环路会不稳定。如果你用的是外部补偿的型号可以适当增大补偿电容的容值来提高相位裕度代价是瞬态响应变慢所以得在两者之间折中。4.2 开关节点振铃的诊断开关节点SW是每一个开关电源设计者必须关注的信号。用示波器探头测量SW对GND的波形时如果看到上升沿和下降沿有明显的阻尼振荡频率通常在几十到上百MHz说明功率回路的寄生电感偏大。这时首先检查输入电容是不是离VIN脚太远或者过孔数量不够导致高频回路电感过大。还有一种振铃干扰很隐蔽它不出现在SW节点而是出现在输出端。怀疑是输出端看到的高频噪声其实是由SW节点的振铃通过寄生电容耦合到反馈网络造成的。解决方式是把反馈走线缩短并加宽或者用一小片地铜皮把反馈线和切换节点隔离开。我有一次在调试时发现把反馈电阻的位置从IC的反馈引脚旁移到输出电容旁边高频噪声立刻下降了将近一半这充分说明反馈采样的走线布局有多大影响。4.3 效率实测与数据记录调完动态指标之后我基本会上负载点测试不同负载电流下的效率。从5%负载到100%负载逐点记录输入电压、输入电流、输出电压、输出电流计算出效率曲线。同步降压稳压器在中等负载大约50%负载时效率通常最高而在轻载时因为开关损耗占比上升会有所下降。如果器件支持轻载模式轻载效率会有明显提升但要注意轻载模式下输出电压纹波会变大对于给模拟电路供电的场合可能得强制使用强制PWM模式FPWM来保持恒频工作尽管效率会低一点。记录效率曲线的同时顺手用热成像仪看一下整个方案的热分布。温度最高的位置往往揭示出损耗最大的器件。我有一次发现电感温度异常高检查后是电感的磁芯材料在工作频率下损耗偏大换了更低磁芯损耗的功率电感后整体温升下降了差不多15℃。这种问题光看效率曲线不一定能立刻发现因为效率数据是平均值而热分布能告诉你问题出在哪个具体环节。5. 不同场景下的选型思路与使用建议5.1 大电流POL场景关注热与环路对于FPGA内核、ASIC这类大电流负载8A到40A甚至更高我一般优先看多相或多颗并联的方案。多相并联的好处很直接纹波电流相互抵消可以用更小的电感和电容热源分散不容易出现单点热点瞬态响应也因此变快。实际操作时如果选择的是支持并联的同步降压稳压器需要仔细处理电流共享部分的布局对称性。每颗芯片的功率通路要尽量等长等宽反馈走线也要对称这样才能保证均流效果理想。散热设计在这种场景下不能等到PCB画完再想。选封装时看热阻参数优先级顺序是带底部大焊盘的FC封装优于普通QFNQFN优于SOT-23。焊盘底部的散热过孔直径建议0.3mm-0.35mm间距1.2mm左右形成阵列过孔内壁要沉铜背面铺铜面积越大越好。当然散热过孔不能直接打在焊盘正中打断焊接一般放在焊盘的边缘区域或者让锡膏从过孔渗出。5.2 小电流多路场景低静态电流与集成度对于DDR端接、SerDes模拟电源这类小电流需求重点就从大电流能力转移到集成度和轻载效率上了。很多新的同步降压稳压器把功率管、驱动、补偿、甚至电感都集成到了封装里模块方案占板面积大幅缩小。比如一些micro module方案只需要外置输入输出电容对于空间受限的板卡是很好的选择。但集成模块也有代价散热面积受到了限制所以功率密度高但持续大电流能力往往不如分立方案的器件。我的建议是小电流、多路、板面积有限的场合用集成模块或高度集成的稳压器需要大电流、但空间相对宽裕的场合用分立的同步降压控制器加上外置MOSFET方案更灵活。5.3 关键参数对比表应用场景典型输入电压典型输出电压推荐方案关键关注点FPGA内核供电12V0.8V-0.9V多相/并联同步降压最小占空比、瞬态响应、热ASIC/CPU大电流12V0.7V-1.0V外置MOSFET控制器均流、环路稳定性、功率级布局DDR内存供电5V/12V1.1V/1.2V集成同步降压稳压器纹波、瞬态、电压精度IO/辅助电源5V1.8V/2.5V/3.3V低成本集成器件静态电流、轻载效率电池供电系统3.6V-4.2V0.9V-1.8V低Iq同步降压稳压器待机功耗、PFM模式性能5.4 选型流程小结我最终确定的选型流程大致是这样先列所有负载的电压电流清单算出各路功率看总功率预算然后根据输入电压范围和输出电压比筛掉最小导通时间满足不了要求的器件再根据散热条件初判电流降额接着用效率曲线和静态电流细筛最后对比封装、成本、供货情况。这份清单里我会特意标注哪些路对纹波敏感、哪些路对瞬态敏感、哪些路需要时序控制方便后面画原理图时逐一落实。电源设计和信号链路设计不一样它天然带有强耦合属性——每个元件选型都影响其他环节。把同步降压稳压器的原理、指标、外围计算和布局调试这个链路想清楚做起各种板卡电源来就会顺手很多。