学习“计算结构”时很容易把它理解成一门只属于芯片设计者的课程。实际上它真正关心的问题非常朴素程序是怎么变成硬件动作的一条if、一次函数调用、一个循环在 CPU 内部到底经历了什么计算架构正是对这些机制的系统化描述。标题里的“麻省理工学院 2018”对应一门公开课程资料计算结构。它把 CPU 组成、存储层次、流水线、指令集设计拆开讲目标是让人从硬件底层把计算架构完整地过一遍。下面的顺序是先解释计算结构解决什么问题再用 Python 写一个最小 CPU 模拟器把取指、译码、执行、访存、写回的过程落地成可运行的代码最后把同样的分层思路映射到云计算场景下的 Python 代码架构模板上。适合正在学习计算机体系结构、准备面试基础题或者写业务代码但总觉得底层不扎实的开发者。1. 计算结构到底在讲什么从晶体管到程序之间的一层层“翻译”1.1 计算结构要回答的问题如果只写业务代码日常关心的是接口、数据库和部署很少有人会想 CPU 在拿到一段if和for之后做了什么。计算结构换了个视角给定一个程序硬件究竟怎样把它变成控制信号让晶体管按照预期翻转。计算结构要回答的问题包括一条指令是如何被表示成二进制又被指令译码器还原成控制信号的。算术逻辑单元 ALU 怎样根据操作码完成加法、减法、比较等基础计算。寄存器和内存之间通过哪些数据通路交换数据。时钟信号如何协调“取指、译码、执行”的状态变化。多条指令怎样在流水线上重叠执行从而提升吞吐量。这些问题组合在一起就构成了对一台计算机“底层如何工作”的解释。重点不是记住每个门电路而是理解硬件设计者在速度、功耗、面积、复杂度之间做的取舍。1.2 从数字逻辑到程序的多层抽象计算结构通常会把计算机分成多层层次主要对象关心的问题数字逻辑层门电路、触发器、组合逻辑如何用布尔代数实现加法和比较微架构层ALU、寄存器堆、数据通路、控制单元指令周期里每个周期信号如何切换指令集层ISA、寻址方式、指令编码软件和硬件的边界在哪里操作系统与应用层编译、链接、外设、系统调用程序如何变成进程进程如何调度计算结构的重点在中间两层微架构和指令集。它把“硬件底层”拆成可以观察的状态机每个时钟周期当前指令是什么各个部件的输入输出是什么下一个周期状态如何迁移。1.3 为什么软件工程师也要理解硬件底层很多开发者学计算结构时觉得自己用不到。等真的去排查性能问题遇到“为什么这段循环比预想慢”“为什么加了缓存没提升”“为什么并发线程访问同一个字段会成为瓶颈”再回头看硬件底层就明白了。计算结构提供的是一套成本意识一次内存访问比一次寄存器访问贵很多。分支预测错误会付出流水线冲刷的代价。数据依赖会让流水线停顿。位宽有限溢出和溢出标志不是错误而是设计结果。即使不写汇编、不设计 CPU理解这些也能帮助你判断代码的性能边界在哪里。计算结构不是教你背指令表而是让你在写程序时能估算出一段逻辑在硬件上可能要经过哪些阶段哪里最可能成为瓶颈。2. 可执行模型信息、状态、控制与存储是计算架构的四个底座2.1 信息如何用比特和数据通路表达计算机的所有信息最终都是比特。整数、字符、指令、地址本身没有区别区别在于“解释方式”。一条内存里的二进制序列读作数据时可能是个数值读作指令时可能是一个操作码这正是冯·诺依曼结构的基础。用 Python 模拟时可以用元组表示指令用整数表示数据。实际硬件里它们都是普通位串靠控制单元决定往哪个部件送。计算架构的第一个底座是“数据通路”从寄存器到 ALU从 ALU 到寄存器从内存到寄存器从寄存器到内存。这些通路决定了一个时钟周期内数据能从哪里流到哪里。比如执行ADD Rd, Rs1, Rs2寄存器堆同时读出 Rs1 和 Rs2送入 ALUALU 输出再写回 Rd。寄存器堆支持“两个读口、一个写口”就是为了支撑这类三操作数指令。2.2 ALU算术逻辑单元是最小的“计算器”ALU 是组合逻辑电路输入是操作数和控制信号输出是结果和标志位。它本身没有存储能力所以不能保存状态状态保存在寄存器里。ALU 的常见操作包括加法、减法、与、或、异或、移位和比较。设计时还需要考虑结果位宽8 位机里255 1会变成 0同时进位标志 C 置 1。溢出标志有符号数相加结果超过范围时溢出标志 O 置 1。零标志结果等于 0 时Z 置 1用来做条件跳转。在模拟器里可以用一个ALU类暴露execute方法按操作名计算结果。为了更贴近硬件需要对结果按指定字长截断而不是直接使用 Python 整数的无限精度。2.3 寄存器、内存和时钟状态如何被保存寄存器是 CPU 内部离运算单元最近的存储访问速度快、数量少。内存容量大、访问速度慢。它们都是状态存储设备区别在于容量、访问速度和功耗。时钟信号让状态在固定边沿更新避免组合逻辑的输出还在震荡时就被写入寄存器。写代码时容易忽略这个“时序”问题组合逻辑的输出不能立刻被当成下一周期输入必须等时钟边沿到来。在 Python 模拟器里没有真正的时钟但可以通过step()方法模拟一个时钟周期。每个周期里先读取 PC 指向的指令更新 PC再执行指令体。执行顺序如果不严格就会出现寄存器被提前修改的 bug。2.4 指令周期取指、译码、执行、访存、写回经典五级流水线把每条指令拆成五个阶段阶段英文主要工作取指IF从 PC 指向的地址取出指令PC 自增译码ID解析指令类型、寄存器编号、立即数执行EXALU 完成计算或地址计算访存MEM读写数据内存写回WB将结果写回寄存器单周期 CPU 里五个阶段在一个时钟周期内全部完成时钟周期必须足够长让最慢路径走完。流水线 CPU 把五个阶段分开每个阶段由独立硬件处理这样每个周期可以同时处理五条不同阶段的指令。计算结构的核心就是理解这个节奏。3. Python 实现一个最小计算架构模拟器环境与项目结构3.1 为什么用 Python 写硬件模拟用 Python 模拟硬件并不是为了替代 Verilog 或 RTL而是为了让不理解硬件的人可以先看到“状态如何迁移”。Python 有几个优势语法贴近伪代码容易把数据通路和控制逻辑写成类。不需要安装复杂工具链文件较少可以快速验证。对原理解释友好寄存器、内存、ALU 的输入输出都能直接打印。缺点是性能低无法模拟真实时序。学习场景问题不大但生产环境不要用这种模拟器处理逻辑密集型任务。3.2 环境准备建议使用 Python 3.9 及以上版本。除了标准库外不需要额外依赖运行环境只需要能执行python命令。创建目录结构mini_cpu/ ├── cpu.py ├── main.py └── program.py其中cpu.py存放 CPU、内存、寄存器、ALU 和指令枚举program.py存放待执行的程序main.py负责组装并运行。3.3 指令集约定为了把“取指-译码-执行”讲清楚这里定义一个精简指令集。指令在内存中用元组表示指令格式语义LOADI Rd, imm(LOADI, Rd, imm)Rd immLOAD Rd, addr(LOAD, Rd, addr)Rd memory[addr]STORE Rs, addr(STORE, Rs, addr)memory[addr] RsADD Rd, Rs1, Rs2(ADD, Rd, Rs1, Rs2)Rd Rs1 Rs2SUB Rd, Rs1, Rs2(SUB, Rd, Rs1, Rs2)Rd Rs1 - Rs2JMP addr(JMP, addr)PC addrJZ
用Python模拟CPU执行：理解计算结构与指令周期的核心原理
学习“计算结构”时很容易把它理解成一门只属于芯片设计者的课程。实际上它真正关心的问题非常朴素程序是怎么变成硬件动作的一条if、一次函数调用、一个循环在 CPU 内部到底经历了什么计算架构正是对这些机制的系统化描述。标题里的“麻省理工学院 2018”对应一门公开课程资料计算结构。它把 CPU 组成、存储层次、流水线、指令集设计拆开讲目标是让人从硬件底层把计算架构完整地过一遍。下面的顺序是先解释计算结构解决什么问题再用 Python 写一个最小 CPU 模拟器把取指、译码、执行、访存、写回的过程落地成可运行的代码最后把同样的分层思路映射到云计算场景下的 Python 代码架构模板上。适合正在学习计算机体系结构、准备面试基础题或者写业务代码但总觉得底层不扎实的开发者。1. 计算结构到底在讲什么从晶体管到程序之间的一层层“翻译”1.1 计算结构要回答的问题如果只写业务代码日常关心的是接口、数据库和部署很少有人会想 CPU 在拿到一段if和for之后做了什么。计算结构换了个视角给定一个程序硬件究竟怎样把它变成控制信号让晶体管按照预期翻转。计算结构要回答的问题包括一条指令是如何被表示成二进制又被指令译码器还原成控制信号的。算术逻辑单元 ALU 怎样根据操作码完成加法、减法、比较等基础计算。寄存器和内存之间通过哪些数据通路交换数据。时钟信号如何协调“取指、译码、执行”的状态变化。多条指令怎样在流水线上重叠执行从而提升吞吐量。这些问题组合在一起就构成了对一台计算机“底层如何工作”的解释。重点不是记住每个门电路而是理解硬件设计者在速度、功耗、面积、复杂度之间做的取舍。1.2 从数字逻辑到程序的多层抽象计算结构通常会把计算机分成多层层次主要对象关心的问题数字逻辑层门电路、触发器、组合逻辑如何用布尔代数实现加法和比较微架构层ALU、寄存器堆、数据通路、控制单元指令周期里每个周期信号如何切换指令集层ISA、寻址方式、指令编码软件和硬件的边界在哪里操作系统与应用层编译、链接、外设、系统调用程序如何变成进程进程如何调度计算结构的重点在中间两层微架构和指令集。它把“硬件底层”拆成可以观察的状态机每个时钟周期当前指令是什么各个部件的输入输出是什么下一个周期状态如何迁移。1.3 为什么软件工程师也要理解硬件底层很多开发者学计算结构时觉得自己用不到。等真的去排查性能问题遇到“为什么这段循环比预想慢”“为什么加了缓存没提升”“为什么并发线程访问同一个字段会成为瓶颈”再回头看硬件底层就明白了。计算结构提供的是一套成本意识一次内存访问比一次寄存器访问贵很多。分支预测错误会付出流水线冲刷的代价。数据依赖会让流水线停顿。位宽有限溢出和溢出标志不是错误而是设计结果。即使不写汇编、不设计 CPU理解这些也能帮助你判断代码的性能边界在哪里。计算结构不是教你背指令表而是让你在写程序时能估算出一段逻辑在硬件上可能要经过哪些阶段哪里最可能成为瓶颈。2. 可执行模型信息、状态、控制与存储是计算架构的四个底座2.1 信息如何用比特和数据通路表达计算机的所有信息最终都是比特。整数、字符、指令、地址本身没有区别区别在于“解释方式”。一条内存里的二进制序列读作数据时可能是个数值读作指令时可能是一个操作码这正是冯·诺依曼结构的基础。用 Python 模拟时可以用元组表示指令用整数表示数据。实际硬件里它们都是普通位串靠控制单元决定往哪个部件送。计算架构的第一个底座是“数据通路”从寄存器到 ALU从 ALU 到寄存器从内存到寄存器从寄存器到内存。这些通路决定了一个时钟周期内数据能从哪里流到哪里。比如执行ADD Rd, Rs1, Rs2寄存器堆同时读出 Rs1 和 Rs2送入 ALUALU 输出再写回 Rd。寄存器堆支持“两个读口、一个写口”就是为了支撑这类三操作数指令。2.2 ALU算术逻辑单元是最小的“计算器”ALU 是组合逻辑电路输入是操作数和控制信号输出是结果和标志位。它本身没有存储能力所以不能保存状态状态保存在寄存器里。ALU 的常见操作包括加法、减法、与、或、异或、移位和比较。设计时还需要考虑结果位宽8 位机里255 1会变成 0同时进位标志 C 置 1。溢出标志有符号数相加结果超过范围时溢出标志 O 置 1。零标志结果等于 0 时Z 置 1用来做条件跳转。在模拟器里可以用一个ALU类暴露execute方法按操作名计算结果。为了更贴近硬件需要对结果按指定字长截断而不是直接使用 Python 整数的无限精度。2.3 寄存器、内存和时钟状态如何被保存寄存器是 CPU 内部离运算单元最近的存储访问速度快、数量少。内存容量大、访问速度慢。它们都是状态存储设备区别在于容量、访问速度和功耗。时钟信号让状态在固定边沿更新避免组合逻辑的输出还在震荡时就被写入寄存器。写代码时容易忽略这个“时序”问题组合逻辑的输出不能立刻被当成下一周期输入必须等时钟边沿到来。在 Python 模拟器里没有真正的时钟但可以通过step()方法模拟一个时钟周期。每个周期里先读取 PC 指向的指令更新 PC再执行指令体。执行顺序如果不严格就会出现寄存器被提前修改的 bug。2.4 指令周期取指、译码、执行、访存、写回经典五级流水线把每条指令拆成五个阶段阶段英文主要工作取指IF从 PC 指向的地址取出指令PC 自增译码ID解析指令类型、寄存器编号、立即数执行EXALU 完成计算或地址计算访存MEM读写数据内存写回WB将结果写回寄存器单周期 CPU 里五个阶段在一个时钟周期内全部完成时钟周期必须足够长让最慢路径走完。流水线 CPU 把五个阶段分开每个阶段由独立硬件处理这样每个周期可以同时处理五条不同阶段的指令。计算结构的核心就是理解这个节奏。3. Python 实现一个最小计算架构模拟器环境与项目结构3.1 为什么用 Python 写硬件模拟用 Python 模拟硬件并不是为了替代 Verilog 或 RTL而是为了让不理解硬件的人可以先看到“状态如何迁移”。Python 有几个优势语法贴近伪代码容易把数据通路和控制逻辑写成类。不需要安装复杂工具链文件较少可以快速验证。对原理解释友好寄存器、内存、ALU 的输入输出都能直接打印。缺点是性能低无法模拟真实时序。学习场景问题不大但生产环境不要用这种模拟器处理逻辑密集型任务。3.2 环境准备建议使用 Python 3.9 及以上版本。除了标准库外不需要额外依赖运行环境只需要能执行python命令。创建目录结构mini_cpu/ ├── cpu.py ├── main.py └── program.py其中cpu.py存放 CPU、内存、寄存器、ALU 和指令枚举program.py存放待执行的程序main.py负责组装并运行。3.3 指令集约定为了把“取指-译码-执行”讲清楚这里定义一个精简指令集。指令在内存中用元组表示指令格式语义LOADI Rd, imm(LOADI, Rd, imm)Rd immLOAD Rd, addr(LOAD, Rd, addr)Rd memory[addr]STORE Rs, addr(STORE, Rs, addr)memory[addr] RsADD Rd, Rs1, Rs2(ADD, Rd, Rs1, Rs2)Rd Rs1 Rs2SUB Rd, Rs1, Rs2(SUB, Rd, Rs1, Rs2)Rd Rs1 - Rs2JMP addr(JMP, addr)PC addrJZ