1. 模拟版图入门先搞清楚这个方向到底在做什么很多人第一次听到“模拟版图”这四个字脑子里冒出来的画面大概是打开一个画图软件然后照着原理图把线连起来。如果你也这么想那说明你还没真正接触过这个方向。模拟版图设计远不是“连线”这么简单它更像是用几何图形去“翻译”电路意图——把一张原理图变成一组符合工艺制造规则的物理掩模图形同时还要保证电路性能在物理实现之后不会崩掉。我刚开始学的时候最大的困惑就是明明原理图仿真结果很好为什么画成版图之后性能就变了后来才慢慢理解版图不是原理图的“可视化”它是电路在真实硅片上的物理形态。金属线有电阻线之间有电容不同层之间有寄生耦合器件摆放的位置会影响匹配度走线的宽度和间距会决定能不能被制造出来。这些东西在原理图阶段统统不存在但在版图阶段全部冒出来了。所以模拟版图工程师的核心工作说白了就是三件事第一把电路正确地在物理层面实现出来第二保证实现之后的版图能通过DRC和LVS验证第三在满足前两条的前提下尽可能优化寄生参数、匹配性和面积。这三件事听起来简单做起来每一条都够你喝一壶的。这篇文章适合谁看如果你刚接触模拟版图或者正在用Virtuoso做练习但总觉得无从下手那这篇内容就是写给你的。我不会一上来就丢一堆操作步骤给你而是先把整个学习框架搭起来让你知道每一步在干什么、为什么要这么干。基础框架搭好了后面学具体操作才不会迷路。2. 学习路径的整体设计为什么不能上来就画2.1 先理解“验证驱动”的学习逻辑我见过不少新手拿到一个反相器的原理图就开始在Virtuoso里画版图画完之后跑DRC发现一堆错误跑LVS又对不上然后就开始到处问“这个错误怎么解决”。这种学习方式不能说完全没用但效率极低因为你是在用“试错”的方式学东西而不是用“理解”的方式学东西。模拟版图的学习应该遵循一个“验证驱动”的逻辑你先要知道最终目标是什么通过DRC和LVS然后倒推每一步需要做什么。DRC告诉你“什么样的图形能被制造出来”LVS告诉你“你画的版图和原理图是不是同一个电路”。这两个验证工具就像两把尺子时刻衡量你的工作是否合格。所以我的建议是在正式开始画版图之前先花时间把PDK文档翻一翻搞清楚你用的工艺有哪几层金属、最小线宽是多少、通孔的规则是什么。这些信息不需要背下来但你要知道去哪里查。PDKProcess Design Kit就是你的“字典”遇到不确定的规则就去查不要凭感觉画。2.2 工具链的认知Virtuoso只是冰山一角很多人把“学版图”等同于“学Virtuoso”这个认知偏差很大。Virtuoso是Cadence的版图编辑工具它确实是你日常使用频率最高的软件但它只是整个工具链中的一环。完整的模拟版图工作流至少涉及以下几个工具工具作用使用频率Virtuoso Layout Editor版图绘制与编辑每天Virtuoso Schematic Editor原理图查看与对照每天Calibre DRC设计规则检查每次修改后Calibre LVS版图与原理图一致性检查每次修改后Virtuoso ADE仿真验证配合提取的寄生参数阶段性Calibre PEX寄生参数提取阶段性你看Virtuoso只是其中一部分。DRC和LVS用的是CalibreMentor Graphics的工具现在属于Siemens EDA寄生提取也是Calibre PEX。所以你在学习的时候不能只盯着Virtuoso的操作还要理解整个验证流程是怎么串起来的。2.3 从单元级到模块级的渐进路线学习版图一定要遵循“从简单到复杂”的路线。我的建议是第一阶段画基本器件。电阻、电容、MOS管单个器件画熟理解每个器件的版图结构。第二阶段画基本单元。反相器、与非门、传输门几个管子组成的小电路。第三阶段画功能模块。电流镜、差分对、运算放大器。第四阶段画完整系统。ADC、PLL、LDO等。每个阶段都会遇到新的问题。画单个器件的时候你只需要关心DRC画反相器的时候你开始接触LVS画差分对的时候你开始考虑匹配和对称画运放的时候你开始关注寄生和噪声。这个渐进过程不能跳跳了就会在某个环节卡死。3. 核心概念拆解PDK、DRC、LVS到底在干什么3.1 PDK你的“工艺字典”PDK全称Process Design Kit翻译过来叫“工艺设计套件”。它本质上是一套文件集合描述了某个芯片制造工艺的所有设计规则和器件模型。你可以把它理解成一份“制造说明书”——代工厂告诉你在我的工艺上你能画什么、不能画什么、怎么画才能造出来。PDK里面通常包含这些东西设计规则文档最小线宽、最小间距、最小面积、通孔规则等。这是DRC检查的依据。器件模型MOS管的SPICE模型、电阻电容的模型参数。这是仿真的依据。版图单元库代工厂提供的标准器件版图比如MOS管、电阻、电容的预绘制版图。技术文件Virtuoso用的.tf文件定义了层信息、显示属性等。验证规则文件Calibre用的DRC和LVS规则文件。新手最容易忽略的就是PDK文档。很多人拿到PDK之后只把.tf文件加载到Virtuoso里就开始画遇到DRC报错就懵了。其实你遇到的大部分DRC错误PDK文档里都有明确说明。比如“M1最小宽度是0.05um”你画了0.04umDRC当然报错。这不是工具在刁难你是你没遵守规则。提示PDK文档通常很长不需要从头读到尾。建议先看“Design Rules”章节的目录了解有哪些规则类别然后在实际遇到问题时去查对应章节。3.2 DRC设计规则检查DRC全称Design Rule Check中文叫“设计规则检查”。它的作用是检查你的版图是否违反了代工厂的制造规则。你可以把它想象成一场“考试”PDK文档是“考试大纲”DRC工具是“阅卷老师”你的版图是“答卷”。DRC检查的内容非常多常见的有宽度检查线宽是否小于最小值间距检查两条线之间的距离是否小于最小值包围检查某一层是否被另一层充分包围比如通孔被金属包围延伸检查某一层是否超出另一层足够距离密度检查某一层的图形密度是否在允许范围内天线检查是否存在天线效应DRC报错的信息格式通常是这样的M1.SPACE.1 : Minimum M1 spacing is 0.05um. Actual: 0.04um Location: (1.234, 5.678)这条信息告诉你M1层的最小间距规则被违反了要求是0.05um你画了0.04um位置在坐标(1.234, 5.678)。你需要回到Virtuoso里找到这个位置把间距改大。我一开始跑DRC的时候看到几百个错误就头大。后来学乖了先看错误类型把同一类型的错误批量处理。比如所有M1间距错误可能是因为某个区域的走线太密了整体调整一下就能解决一大片。3.3 LVS版图与原理图一致性检查LVS全称Layout Versus Schematic中文叫“版图与原理图一致性检查”。它的作用是验证你画的版图对应的电路和原理图是不是同一个电路。DRC检查的是“能不能造”LVS检查的是“对不对”。LVS的工作流程大致是这样的从版图中提取器件和连接关系提取从原理图中提取器件和连接关系对比两者的器件类型、数量、参数和连接关系报告差异LVS报错通常比DRC更让人头疼因为它涉及的是“逻辑”层面的问题而不是“几何”层面的问题。常见的LVS错误包括器件数量不匹配版图里多了一个管子或少了一个管子器件类型不匹配原理图是NMOS版图提取出来是PMOS参数不匹配原理图管子宽度是1um版图提取出来是0.9um连接关系不匹配某个节点在原理图中连到VDD在版图中连到了GND软连接问题lvs soft connect某些节点通过高阻路径连接LVS无法确定是否应该连接LVS调试的核心思路是“定位”。Calibre LVS会生成一个报告文件里面会告诉你哪些器件不匹配、哪些节点有问题。你需要根据报告中的坐标信息回到版图中找到对应位置然后对照原理图排查。注意LVS通过不代表电路一定正确。LVS只检查连接关系和器件参数不检查寄生效应、匹配性、噪声等。所以LVS通过只是“及格线”不是“优秀线”。4. 实操环境搭建从零开始配置你的工作环境4.1 Virtuoso的基本配置假设你已经安装好了Cadence Virtuoso和Calibre接下来需要做几件事第一步加载PDK的.tf文件在Virtuoso的CIWCommand Interpreter Window中通过Tools - Technology File Manager加载PDK提供的.tf文件。这个文件定义了版图编辑器中可用的层、颜色、填充图案等。加载成功之后你在Layout Editor中就能看到正确的层信息了。第二步设置库路径通过File - Library Manager创建或加载你的设计库。通常建议把库放在你的工作目录下方便管理。库的路径不要有中文和空格否则可能出问题。第三步配置Calibre集成在Virtuoso中通过Tools - Calibre - Setup来配置Calibre的路径和规则文件。你需要指定DRC规则文件和LVS规则文件的位置。配置好之后就可以在Virtuoso中直接调用Calibre跑DRC和LVS了。4.2 创建第一个版图单元在Library Manager中新建一个Cell选择“layout”视图。Virtuoso会打开Layout Editor窗口。这时候你看到的是一个空白画布左侧是层选择面板LSW右侧是绘图区域。在开始画之前先做几个设置Grid设置通过Options - Display设置网格间距。通常设置为最小线宽的1/2或1/4方便对齐。Snap设置确保光标吸附到网格上避免出现非整数坐标。层选择在LSW中选择你要画的层比如M1第一层金属。然后就可以开始画了。画版图的基本操作包括Rectangle画矩形最常用的操作Path画路径用于走线Via放置通孔Instance放置器件实例Copy/Move复制和移动图形这些操作的具体快捷键和用法Virtuoso的Help文档里有详细说明。我建议你花半个小时把基本操作过一遍然后就可以开始画简单的器件了。4.3 跑第一次DRC和LVS画完第一个版图之后不要急着画下一个先跑一次DRC和LVS。哪怕你画的是一个最简单的电阻也要跑一遍验证流程。这样做的目的是让你熟悉验证工具的使用方法以及理解验证报告的内容。跑DRC的步骤在Virtuoso中打开你的版图通过Tools - Calibre - Run DRC启动DRC选择规则文件设置输出目录点击Run等待结果查看DRC报告定位错误跑LVS的步骤类似只是选择LVS规则文件并且需要指定原理图视图。第一次跑DRC你大概率会看到一堆错误。不要慌这是正常的。我画第一个反相器的时候DRC报了三十多个错误大部分是间距和包围的问题。逐个解决之后你对规则的理解会深刻很多。5. 常见问题与排查技巧实录5.1 DRC常见错误速查错误类型常见原因解决方法M1.SPACE金属间距太小增大间距或调整走线M1.WIDTH金属宽度太小增大线宽VIA.ENCLOSURE通孔未被金属充分包围增大金属包围POLY.SPACE多晶硅间距太小调整器件间距AA.SPACE有源区间距太小调整器件间距DENSITY图形密度不达标添加dummy图形5.2 LVS常见错误排查思路LVS报错的时候Calibre会生成一个.lvs.report文件。这个文件里包含了详细的对比信息。我的排查顺序通常是先看器件数量版图提取的器件数量和原理图是否一致。如果不一致说明有多余或缺失的器件。再看器件类型NMOS和PMOS是否搞混了。然后看参数管子的W/L是否匹配。最后看节点连接关系是否正确。有一个很常见的LVS问题是“软连接”soft connect。比如两个节点通过一个高阻路径连接LVS无法确定它们是否应该连在一起。这种情况下你需要在LVS规则文件中设置soft connect的阈值或者在版图中明确连接关系。5.3 实操心得几个让我少走弯路的习惯习惯一每画完一个器件就跑DRC。不要等整个模块画完再跑那样错误会堆积排查起来很痛苦。画一个器件跑一次确保每个器件都是干净的。习惯二保持版图整洁。走线尽量横平竖直器件摆放整齐标注清晰。版图不只是给工具看的也是给人看的。三个月后你回来看自己的版图如果乱七八糟你自己都不想改。习惯三善用Guard Ring。模拟电路中噪声隔离非常重要。Guard Ring保护环可以隔离衬底噪声减少器件之间的干扰。虽然它会增加面积但在关键模块中必不可少。习惯四注意匹配。差分对、电流镜这些需要匹配的器件要采用相同的版图结构、相同的方向、相同的周围环境。共质心common centroid布局是常用的匹配技术。习惯五记录每次修改。版图迭代次数很多每次修改都可能引入新问题。建议用简单的文本文件记录每次修改的内容和DRC/LVS结果方便回溯。6. 从基础框架到进阶方向基础框架搭起来之后你就可以开始往里面填充具体内容了。接下来要学的东西包括器件的匹配与对称、寄生参数的提取与分析、噪声与隔离、ESD保护、Pad Ring设计等。每一个方向都够你钻研很久。但不管学什么核心逻辑是不变的理解电路意图用版图正确实现通过验证优化性能。这个框架就像一棵树的树干后面学的所有东西都是从这个树干上长出来的枝叶。树干稳了枝叶才不会乱。我在刚开始学的时候总想着快点画完一个完整的电路结果基础没打牢后面遇到问题就得回头补课。后来我放慢速度把每个基本器件的版图都画了十几遍把DRC和LVS的规则都摸透了再画复杂电路的时候就顺畅多了。慢就是快这句话在模拟版图学习里特别适用。
模拟版图设计入门：从PDK、DRC到LVS的验证驱动学习路径
1. 模拟版图入门先搞清楚这个方向到底在做什么很多人第一次听到“模拟版图”这四个字脑子里冒出来的画面大概是打开一个画图软件然后照着原理图把线连起来。如果你也这么想那说明你还没真正接触过这个方向。模拟版图设计远不是“连线”这么简单它更像是用几何图形去“翻译”电路意图——把一张原理图变成一组符合工艺制造规则的物理掩模图形同时还要保证电路性能在物理实现之后不会崩掉。我刚开始学的时候最大的困惑就是明明原理图仿真结果很好为什么画成版图之后性能就变了后来才慢慢理解版图不是原理图的“可视化”它是电路在真实硅片上的物理形态。金属线有电阻线之间有电容不同层之间有寄生耦合器件摆放的位置会影响匹配度走线的宽度和间距会决定能不能被制造出来。这些东西在原理图阶段统统不存在但在版图阶段全部冒出来了。所以模拟版图工程师的核心工作说白了就是三件事第一把电路正确地在物理层面实现出来第二保证实现之后的版图能通过DRC和LVS验证第三在满足前两条的前提下尽可能优化寄生参数、匹配性和面积。这三件事听起来简单做起来每一条都够你喝一壶的。这篇文章适合谁看如果你刚接触模拟版图或者正在用Virtuoso做练习但总觉得无从下手那这篇内容就是写给你的。我不会一上来就丢一堆操作步骤给你而是先把整个学习框架搭起来让你知道每一步在干什么、为什么要这么干。基础框架搭好了后面学具体操作才不会迷路。2. 学习路径的整体设计为什么不能上来就画2.1 先理解“验证驱动”的学习逻辑我见过不少新手拿到一个反相器的原理图就开始在Virtuoso里画版图画完之后跑DRC发现一堆错误跑LVS又对不上然后就开始到处问“这个错误怎么解决”。这种学习方式不能说完全没用但效率极低因为你是在用“试错”的方式学东西而不是用“理解”的方式学东西。模拟版图的学习应该遵循一个“验证驱动”的逻辑你先要知道最终目标是什么通过DRC和LVS然后倒推每一步需要做什么。DRC告诉你“什么样的图形能被制造出来”LVS告诉你“你画的版图和原理图是不是同一个电路”。这两个验证工具就像两把尺子时刻衡量你的工作是否合格。所以我的建议是在正式开始画版图之前先花时间把PDK文档翻一翻搞清楚你用的工艺有哪几层金属、最小线宽是多少、通孔的规则是什么。这些信息不需要背下来但你要知道去哪里查。PDKProcess Design Kit就是你的“字典”遇到不确定的规则就去查不要凭感觉画。2.2 工具链的认知Virtuoso只是冰山一角很多人把“学版图”等同于“学Virtuoso”这个认知偏差很大。Virtuoso是Cadence的版图编辑工具它确实是你日常使用频率最高的软件但它只是整个工具链中的一环。完整的模拟版图工作流至少涉及以下几个工具工具作用使用频率Virtuoso Layout Editor版图绘制与编辑每天Virtuoso Schematic Editor原理图查看与对照每天Calibre DRC设计规则检查每次修改后Calibre LVS版图与原理图一致性检查每次修改后Virtuoso ADE仿真验证配合提取的寄生参数阶段性Calibre PEX寄生参数提取阶段性你看Virtuoso只是其中一部分。DRC和LVS用的是CalibreMentor Graphics的工具现在属于Siemens EDA寄生提取也是Calibre PEX。所以你在学习的时候不能只盯着Virtuoso的操作还要理解整个验证流程是怎么串起来的。2.3 从单元级到模块级的渐进路线学习版图一定要遵循“从简单到复杂”的路线。我的建议是第一阶段画基本器件。电阻、电容、MOS管单个器件画熟理解每个器件的版图结构。第二阶段画基本单元。反相器、与非门、传输门几个管子组成的小电路。第三阶段画功能模块。电流镜、差分对、运算放大器。第四阶段画完整系统。ADC、PLL、LDO等。每个阶段都会遇到新的问题。画单个器件的时候你只需要关心DRC画反相器的时候你开始接触LVS画差分对的时候你开始考虑匹配和对称画运放的时候你开始关注寄生和噪声。这个渐进过程不能跳跳了就会在某个环节卡死。3. 核心概念拆解PDK、DRC、LVS到底在干什么3.1 PDK你的“工艺字典”PDK全称Process Design Kit翻译过来叫“工艺设计套件”。它本质上是一套文件集合描述了某个芯片制造工艺的所有设计规则和器件模型。你可以把它理解成一份“制造说明书”——代工厂告诉你在我的工艺上你能画什么、不能画什么、怎么画才能造出来。PDK里面通常包含这些东西设计规则文档最小线宽、最小间距、最小面积、通孔规则等。这是DRC检查的依据。器件模型MOS管的SPICE模型、电阻电容的模型参数。这是仿真的依据。版图单元库代工厂提供的标准器件版图比如MOS管、电阻、电容的预绘制版图。技术文件Virtuoso用的.tf文件定义了层信息、显示属性等。验证规则文件Calibre用的DRC和LVS规则文件。新手最容易忽略的就是PDK文档。很多人拿到PDK之后只把.tf文件加载到Virtuoso里就开始画遇到DRC报错就懵了。其实你遇到的大部分DRC错误PDK文档里都有明确说明。比如“M1最小宽度是0.05um”你画了0.04umDRC当然报错。这不是工具在刁难你是你没遵守规则。提示PDK文档通常很长不需要从头读到尾。建议先看“Design Rules”章节的目录了解有哪些规则类别然后在实际遇到问题时去查对应章节。3.2 DRC设计规则检查DRC全称Design Rule Check中文叫“设计规则检查”。它的作用是检查你的版图是否违反了代工厂的制造规则。你可以把它想象成一场“考试”PDK文档是“考试大纲”DRC工具是“阅卷老师”你的版图是“答卷”。DRC检查的内容非常多常见的有宽度检查线宽是否小于最小值间距检查两条线之间的距离是否小于最小值包围检查某一层是否被另一层充分包围比如通孔被金属包围延伸检查某一层是否超出另一层足够距离密度检查某一层的图形密度是否在允许范围内天线检查是否存在天线效应DRC报错的信息格式通常是这样的M1.SPACE.1 : Minimum M1 spacing is 0.05um. Actual: 0.04um Location: (1.234, 5.678)这条信息告诉你M1层的最小间距规则被违反了要求是0.05um你画了0.04um位置在坐标(1.234, 5.678)。你需要回到Virtuoso里找到这个位置把间距改大。我一开始跑DRC的时候看到几百个错误就头大。后来学乖了先看错误类型把同一类型的错误批量处理。比如所有M1间距错误可能是因为某个区域的走线太密了整体调整一下就能解决一大片。3.3 LVS版图与原理图一致性检查LVS全称Layout Versus Schematic中文叫“版图与原理图一致性检查”。它的作用是验证你画的版图对应的电路和原理图是不是同一个电路。DRC检查的是“能不能造”LVS检查的是“对不对”。LVS的工作流程大致是这样的从版图中提取器件和连接关系提取从原理图中提取器件和连接关系对比两者的器件类型、数量、参数和连接关系报告差异LVS报错通常比DRC更让人头疼因为它涉及的是“逻辑”层面的问题而不是“几何”层面的问题。常见的LVS错误包括器件数量不匹配版图里多了一个管子或少了一个管子器件类型不匹配原理图是NMOS版图提取出来是PMOS参数不匹配原理图管子宽度是1um版图提取出来是0.9um连接关系不匹配某个节点在原理图中连到VDD在版图中连到了GND软连接问题lvs soft connect某些节点通过高阻路径连接LVS无法确定是否应该连接LVS调试的核心思路是“定位”。Calibre LVS会生成一个报告文件里面会告诉你哪些器件不匹配、哪些节点有问题。你需要根据报告中的坐标信息回到版图中找到对应位置然后对照原理图排查。注意LVS通过不代表电路一定正确。LVS只检查连接关系和器件参数不检查寄生效应、匹配性、噪声等。所以LVS通过只是“及格线”不是“优秀线”。4. 实操环境搭建从零开始配置你的工作环境4.1 Virtuoso的基本配置假设你已经安装好了Cadence Virtuoso和Calibre接下来需要做几件事第一步加载PDK的.tf文件在Virtuoso的CIWCommand Interpreter Window中通过Tools - Technology File Manager加载PDK提供的.tf文件。这个文件定义了版图编辑器中可用的层、颜色、填充图案等。加载成功之后你在Layout Editor中就能看到正确的层信息了。第二步设置库路径通过File - Library Manager创建或加载你的设计库。通常建议把库放在你的工作目录下方便管理。库的路径不要有中文和空格否则可能出问题。第三步配置Calibre集成在Virtuoso中通过Tools - Calibre - Setup来配置Calibre的路径和规则文件。你需要指定DRC规则文件和LVS规则文件的位置。配置好之后就可以在Virtuoso中直接调用Calibre跑DRC和LVS了。4.2 创建第一个版图单元在Library Manager中新建一个Cell选择“layout”视图。Virtuoso会打开Layout Editor窗口。这时候你看到的是一个空白画布左侧是层选择面板LSW右侧是绘图区域。在开始画之前先做几个设置Grid设置通过Options - Display设置网格间距。通常设置为最小线宽的1/2或1/4方便对齐。Snap设置确保光标吸附到网格上避免出现非整数坐标。层选择在LSW中选择你要画的层比如M1第一层金属。然后就可以开始画了。画版图的基本操作包括Rectangle画矩形最常用的操作Path画路径用于走线Via放置通孔Instance放置器件实例Copy/Move复制和移动图形这些操作的具体快捷键和用法Virtuoso的Help文档里有详细说明。我建议你花半个小时把基本操作过一遍然后就可以开始画简单的器件了。4.3 跑第一次DRC和LVS画完第一个版图之后不要急着画下一个先跑一次DRC和LVS。哪怕你画的是一个最简单的电阻也要跑一遍验证流程。这样做的目的是让你熟悉验证工具的使用方法以及理解验证报告的内容。跑DRC的步骤在Virtuoso中打开你的版图通过Tools - Calibre - Run DRC启动DRC选择规则文件设置输出目录点击Run等待结果查看DRC报告定位错误跑LVS的步骤类似只是选择LVS规则文件并且需要指定原理图视图。第一次跑DRC你大概率会看到一堆错误。不要慌这是正常的。我画第一个反相器的时候DRC报了三十多个错误大部分是间距和包围的问题。逐个解决之后你对规则的理解会深刻很多。5. 常见问题与排查技巧实录5.1 DRC常见错误速查错误类型常见原因解决方法M1.SPACE金属间距太小增大间距或调整走线M1.WIDTH金属宽度太小增大线宽VIA.ENCLOSURE通孔未被金属充分包围增大金属包围POLY.SPACE多晶硅间距太小调整器件间距AA.SPACE有源区间距太小调整器件间距DENSITY图形密度不达标添加dummy图形5.2 LVS常见错误排查思路LVS报错的时候Calibre会生成一个.lvs.report文件。这个文件里包含了详细的对比信息。我的排查顺序通常是先看器件数量版图提取的器件数量和原理图是否一致。如果不一致说明有多余或缺失的器件。再看器件类型NMOS和PMOS是否搞混了。然后看参数管子的W/L是否匹配。最后看节点连接关系是否正确。有一个很常见的LVS问题是“软连接”soft connect。比如两个节点通过一个高阻路径连接LVS无法确定它们是否应该连在一起。这种情况下你需要在LVS规则文件中设置soft connect的阈值或者在版图中明确连接关系。5.3 实操心得几个让我少走弯路的习惯习惯一每画完一个器件就跑DRC。不要等整个模块画完再跑那样错误会堆积排查起来很痛苦。画一个器件跑一次确保每个器件都是干净的。习惯二保持版图整洁。走线尽量横平竖直器件摆放整齐标注清晰。版图不只是给工具看的也是给人看的。三个月后你回来看自己的版图如果乱七八糟你自己都不想改。习惯三善用Guard Ring。模拟电路中噪声隔离非常重要。Guard Ring保护环可以隔离衬底噪声减少器件之间的干扰。虽然它会增加面积但在关键模块中必不可少。习惯四注意匹配。差分对、电流镜这些需要匹配的器件要采用相同的版图结构、相同的方向、相同的周围环境。共质心common centroid布局是常用的匹配技术。习惯五记录每次修改。版图迭代次数很多每次修改都可能引入新问题。建议用简单的文本文件记录每次修改的内容和DRC/LVS结果方便回溯。6. 从基础框架到进阶方向基础框架搭起来之后你就可以开始往里面填充具体内容了。接下来要学的东西包括器件的匹配与对称、寄生参数的提取与分析、噪声与隔离、ESD保护、Pad Ring设计等。每一个方向都够你钻研很久。但不管学什么核心逻辑是不变的理解电路意图用版图正确实现通过验证优化性能。这个框架就像一棵树的树干后面学的所有东西都是从这个树干上长出来的枝叶。树干稳了枝叶才不会乱。我在刚开始学的时候总想着快点画完一个完整的电路结果基础没打牢后面遇到问题就得回头补课。后来我放慢速度把每个基本器件的版图都画了十几遍把DRC和LVS的规则都摸透了再画复杂电路的时候就顺畅多了。慢就是快这句话在模拟版图学习里特别适用。